Тригеры

TRIGERIAI IR TRIGERINĖS  SCHEMOS

            Kombinacinių loginių schemų (angl. – combinational logic) įėji­mų signalai vienareikšmiškai nustato jų išėjimų signa­lus. Šioms schemoms neegzistuoja praeitis. Tik įgijusios atmintį loginės schemos gali kaupti patirtį ir priimti pro­tingus spren­di­mus. Schemoje įkūny­ta atmin­ties ląstelė – tai trigeris; protingos loginės schemos – trigerinės sche­mos. Protingi šių schemų sprendimai yra praeityje įsimintos informa­ci­jos pasekmė, tad trigerinės schemos dar vadinamos sekvencinėmis (loty­niškai sequentio – pasek­mė). Ir angliš­kai trigerinės loginės sche­mos dažniausiai apibrė­žia­mos sąvoka – sequential logic.

KOMBINACINĖS IR TRIGERINĖS SCHEMOS.

ATMINTIES LĄSTELĖ

            Šiame skyriuje sudarysime kombinacinių ir trigerinių schemų struktūrines schemas ir aptarsime jų ypaty­bes. Sudarysime elementariosios atminties ląstelės schemą ir išsiaiškin­si­me jos veikimą.

 Kombinacinės ir trigerinės loginės schemos

Kombinacinių loginių schemų struktūrinė schema

            Jau minėjome, kad kombinacinių loginių schemų išėjimų signalus nustato tik tuo metu veikiantys įėjimo signalai. Griežtai kalbant, šis apibrėžimas galioja tik idealioms kombinacinėms schemoms, nevėlinančioms loginių signalų. Realiose kombinacinėse schemose išėjimo sig­nalai šiek tiek vėluoja įėjimo sig­na­lų atžvilgiu. Tai matyti iš realios kom­bi­nacinės schemos struktūrinės sche­mos, parodytos 1 paveiksle. Šiame paveiksle ideali kom­bi­na­ci­­nė schema nevė­lindama įėji­mo signalų I1, I2, ..., In įvykdo schemos nustatytas logines funkcijas F1, F2, ..., Fm. Kiekvieno naujo įėjimo signalų deri­nio nusta­tytos šių funkcijų reikšmės pa­siekia realios kom­bi­nacinės sche­mos išėjimus tik po tam tikrų vėlinimo laikų Dt1, Dt2, ..., Dtm . Vėli­ni­mo lai­kas Dti – tai funk­cijos fi naujos reikšmės didžiausias vėli­nimo laikas; jis atitin­ka tą įėjimo signalų derinį, kuriam veikiant Dti yra maksimalus.

Pateiksime įsimintiną apibrė­žimą:

f  –  tai  F  po  Dt .

Žodinė šio apibrėžimo interpretacija būtų tokia: f – tai nauja (atitinkanti naują įėji­mo signalų derinį) loginės funkcijos F reikšmė, kuri pasieks realios schemos išėjimą tik po laiko Dt. Kol laikas Dt nesibaigė, schemos išėjime dar yra ši loginės funkcijos reikšmė f ; pasibaigus vėlinimo laikui šią funkcijos reikšmę f pakeis kita funkcijos reikšmė F.

Aptartosios sąvokos nėra dažnai taikomos, kai kalbama apie kombinacines schemas, tačiau jos yra pamatinės, aiškinant trigerinių loginių schemų veikimą. Svar­bu dar ir tai, kad šios sąvokos padeda pastebėti panašumą tarp realių kombi­na­ci­nių schemų ir trigerinių schemų.

Po laiko Dt > Dtimax realios kombinacinės schemos išėjimuose nusistovi sta­bi­lios, nekintančios iki kito įėjimo signalų derinio, loginių funkcijų reikšmės

fi (I1, I2, ..., In) = Fi (I1, I2, ..., In).

            Kombinacinės loginės schemos dirbs be klaidų, jei nauji signalų deriniai jų įėjimuose atsiras tik po to, kai schemos išėjimuose nusistovės stabilios loginių funk­ci­jų reikšmės, tai yra, bent po laiko Dtimax .

Trigerinių loginių schemų struktūrinės schemos

            Aptardami trigerines schemas vietoje gana ilgo termino " trigerio ar trigeri­nės schemos išėjimų signalų reikšmės" naudosime trumpesnį plačiai taikomą ter­mi­ną "trigerio ar trigerinės schemos išėjimų būviai".

Trigerinių, arba sekvencinių, loginių schemų išėjimų būvius nustato ne tik tuo me­tu veikiantys išoriniai įėjimų signalai, bet ir grįžtamojo ryšio signalai, kurie priklauso nuo schemos atminties įtaisų būvių. Dažnai išoriniai įėjimų signalai vadi­na­mi pirminiais įėjimų signalais (angl. – external, arba primary, inputs), o grįžta­mojo ryšio – vidiniais, arba antriniais, įėjimų signalais (angl. – feedback sig­nals, state, arba secondary, inputs).

            Skiriamos sinchroninės ir asinchroninės tri­ge­rinės loginės schemos (angl. – synchronous or clock mode sequential logic; asyn­chronous sequential logic).

            Sinchroninės trigerinės loginės schemos struktūrinė schema parodyta 2 pa­veiksle. Reikėtų įsidėmėti į šią schemą įrašytus terminus. Įvairius įėjimo signa­lų pavadinimus jau aptarėme. Periodinius sinchronizuojančius arba, valdančiuosius, sig­na­­lus (angl. – control inputs) sukuria sistemos sinchronizuojančiųjų impulsų ge­ne­­ra­to­rius, arba siste­mos valdantysis generatorius (angl. – system clock).

            Sinchroninėse trigerinėse loginėse schemose dažniausiai naudojami atmin­ties įtaisai yra dinaminiai trigeriai, kurie gali keisti savo būvius tik sinchro­nizuo­jan­čiojo impulso prie­ki­nio fronto metu. Tai reiškia, kad kombinacinės loginės schemos sukurti žadinimo signalai nekeičia dinaminių trigerių būvių iki sinchro­nizuo­jan­čiojo impulso priekinio fronto, tai yra kito takto pradžios. Tik po to žadinimo, arba kito bū­vio signalai, tampa trigerių šių būvių signalais schemos išėjimuose. Patekę į kom­bi­nacinės sche­mos įėjimus kaip grįžtamojo ryšio signalai, jie kartu su išori­niais įėji­mų signalais formuo­ja naujus žadinimo signalus.

            Sinchronines trigerines logines schemas patogu projektuoti suskaidant lai­ką į taktus ir aprašant įvykius schemoje kiekvieno takto metu. Šios schemos dirba be klaidų, jei tenkinami du reikalavimai:

            – prieš prasidedant kiekvienam naujam taktui, sche­ma turi būti stabiliame būvyje: turi nekįsti įėjimo signalai ir būti nusistovėję loginiai ly­giai ir kombinacinių sche­mų, ir trigerių išėji­muose;

            – po kiekvieno naujo takto pradžios, išoriniai įėjimo signalai nors trumpą laiką turi išlikti nepakitę.

            Laikas prieš kiekvieno tak­to pra­džią (3 pav.) vadinamas parengties, arba nustatymo, laiku tsu (angl. – setup time), lai­­kas po kiek­­­vieno takto pra­džios – įtvirti­nimo, arba išlai­ky­mo, laiku (angl. – hold time).

            Asinchroninės trigerinės loginės sche­mos struktūrinė schema skirtųsi nuo 2 pa­veikslo schemos tik tuo, kad joje ne­būtų sinchronizuojančių signalų. Asin­chro­ninės trigerinės loginės schemos veikia be klaidų, jei, prieš paduodant kiekvieną išorinį įėjimo signalą, schemoje visi būviai esti nusistovėję, ir tuo pat metu keičiasi tik vieno iš išorinių įėjimų signalas.

            Asinchronines trigerines schemas projektuoti sunkiau, todėl jos naudoja­mos tik tuomet:

            – kai sinchroninės schemos yra nepakankamai sparčios;

            – kai schema apdoroja pavienius neperiodinius ir nesinchronizuotus logi­nius sig­nalus;      

            – kai dėl kokių nors priežasčių (pavyzdžiui, ribotos autonominio maitinimo šalti­nio galios) sinchronizuojančių signalų neformuoja.

            Trigerinės loginės schemos dažnai vadinamos sinchroniniais arba asinchro­ni­niais (nelygu kokia trigerinė schema) būvių automatais. Kartais vartojamas ir kitas terminas – sinchroniniai arba asinchroniniai būvių genera­toriai (angl. – synchronous arba asynchronous state machine).

Dviejų stabilių būvių atminties ląstelė

            Dviejų stabilių būvių atminties ląstelė – kiekvie­no trige­rio svar­biausioji da­lis. Sudarysime šios ląstelės elektrinę prin­ci­pi­nę ir loginę sche­mas, išsiaiškinsime jų veiki­mą ir ypatybes.

            Dviejų būvių atminties ląstelės sche­mą sudaro du varžinio stiprintuvo laipsniai, ku­riuo­se sudarytas teigiamas grįžtamasis ry­šys tarp antrojo laipsnio išėjimo ir pirmojo laips­nio įėjimo (9.4 pav.).

            Šią schemą galima apibūdinti ir taip: tai dviejų laipsnių stiprintuvas, kurio kiek­vie­no laipsnio išėjimas sujungtas su kito laips­nio įėjimu. Tačiau dažniausiai teikiamas šitoks api­­brėžimas: tai  du varžinio  stiprintuvo laips­-

­niai, kuriuose sudarytas kryž­minis grįžta­ma­sis ryšys tarp išėjimų ir įėjimų.

Pagal šį paskutinįjį aprašymą perbrai­žyta 4 paveikslo schema parodyta 5 pa­veiks­le. Galimi du ir tik du stabilūs šios sche­mos būviai. Tarkime, kad tranzistorius VT1 yra atvi­ras. Tuo­met atviro tranzistoriaus ko­lektoriaus žemas įtampos lygis palaiko uždarą tranzis­torių VT2. Aukš­tas uždaro tranzisto­riaus VT2 kolek­toriaus įtampos lygis palaiko atvirą tranzistorių VT1. Toks būvis – atviras VT1 ir uždaras VT2 – yra stabilus ir gali trukti tol, kol neišjungsime maitinimo įtam­pos.

            Galimas ir kitas stabilusis būvis, kai atviras yra tranzistorius VT2. Tuomet že­mas šio tranzistoriaus kolektoriaus įtampos lygis laiko uždarą tranzistorių VT1, o šio aukštas kolektoriaus įtampos lygis – atvirą tranzistorių VT2. Ir šis būvis – užda­ras VT1 ir atviras VT2 – trunka tol, kol neišjungiama maitinimo įtampa.

            Būvis, kai abu tranzistoriai uždari, negalimas, nes bet kurio uždaro tranzisto­riaus aukštas kolektoriaus įtampos lygis tuojau pat atidarytų kitą uždarą tranzis­to­rių.

            Būvis, kai abu tranzistoriai praviri, galimas, bet nestabilus, nes ma­žiau­sias bet kurio tranzistoriaus kolektoriaus įtampos ar srovės pokytis nustato vieną iš sta­bi­liųjų schemos būvių. Aptarkime, kaip tai vyktų. Abu tranzis­toriai gali būti pra­vi­ri tik tuomet, kai jais teka nekintančios vienodo stiprumo srovės. Tarkime, kad kaž­ku­riuo laiko momentu tranzistoriaus VT1 srovė šiek tiek padidė­jo. To priežastis gali būti net ir chaotiškas sudarančių srovę elektronų judėjimas. Padidėjusi VT1 kolektoriaus srovė šiek tiek padidina įtampos kritimą rezisto­riuje R1, todėl VT1 kolektoriaus įtampa truputį sumažėja ir pridaro tranzistorių VT2, o tai, savo ruož­tu, padidina jo ko­lek­toriaus įtampą. Padidėjusi VT2 ko­lektoriaus įtampa dar labiau stiprina tranzistoriaus VT1 srovę ir mažina jo kolektoriaus įtampą. Šitoks griūties procesas labai greitai tranzistorių VT1 įsotina, o tranzistorių VT2 uždaro – schema pereina į vieną iš dviejų stabiliųjų būvių.

            Tranzistorių kolektorių įtampos visuomet  esti inversi­nės viena kitos atžvilgiu: atvirojo tranzistoriaus kolektoriaus įtampos lygis ir loginis lygis yra žemas, uždarojo – aukštas.

1	2	3	4	5	6	7	8	9	10	11	12