Скремблирование и дескремблирование линейного сигнала

В схеме, приведенной на рис. 8.14, скремблер и дескремблер выполнены на основе рассмотренных генераторов псевдослучайных битовых последовательностей. Оба генератора имеют одинаковую разрядность и однотипную структуру обратных связей. Все процессы, протекающие в системе передачи данных, синхронизируются от тактового генератора (на рисунке не показан). Этот генератор размещен на передающей стороне системы и может принадлежать источнику данных либо скремблеру. В каждом такте на вход скремблера по­дается очередной бит передаваемых данных SD, а в сдвиговом регистре RGI накопленный код продвигается на один разряд вправо.

Если предположить, что источник данных посылает в скремблер длинную последовательность лог. 0, то элемент XOR1 можно рассматривать как повторитель сигнала Y1 с выхода элемента XOR2. В этой ситуации регистр RG1 замкнут в кольцо и генерирует точно такую же псевдослучайную последовательность битов, как и в рассмотренной ранее схеме (см. рис. 7). Если от источника данных поступает произвольная битовая последовательность, то она взаимодействует с последовательностью битов с выхода элемента XOR2. В результате формируется новая (скремблированная) последовательность битов SCRD, по структуре близкая случайной. Эта последовательность, в свою очередь, продвигается по регистру RG1, формирует поток битов на выходе элемента XOR2 и т.д.

Рис. 8. Система передачи данных, в которой скремблер и дескремблер содержат неизолированные генераторы псевдослучайных битовых последовательностей

Скремблированная последовательность битов SCRD передается по линии и поступает в дескремблер. С помощью генератора с фазовой автоподстройкой частоты (этот генератор на рисунке не показан) из входного сигнала выделяется тактовый сигнал. Под управлением тактового сигнала биты SCRD продвигаются в регистре RG2, а в приемник данных поступают дескремблированные данные RD.

Потоки данных RD и SD совпадают с точностью до задержки передачи по линии. Действительно, в установившемся режиме в сдвиговых регистрах RG1 и RG2 присутствуют одинаковые коды, так как на входы этих регистров поданы одни и те же данные SCRD, а тактовая частота, по сути, общая. Поэтому Y2 = Y1, и, с учетом этого, RD = SCRD ⊕ Y2 = SD ⊕ Y1 ⊕ Y2 = SD ⊕ Y1 ⊕ Yl = SD ⊕ 0 = SD.

Рассмотренная система передачи данных не требует применения какой-либо специальной процедуры начальной синхронизации. После заполнения сдвигового регистра RG2, как было показано, генераторы псевдослучайных битовых последовательностей работают синхронно (их состояния всегда одинаковы). При появлении одиночной ошибки в линии синхронизация временно нарушается, но затем автоматически восстанавливается, как только правильные данные вновь заполнят регистр RG2. Однако в процессе продвижения ошибочного бита по сдвиговому регистру RG2, а именно, в периоды его попадания сначала на первый, а затем на второй вход элемента XOR3 сигнал Y2 дважды принимает неправильное значение. Это приводит к размножению одиночной ошибки — она впервые появляется в сигнале RD в момент поступления из линии и затем возникает еще два раза при последующем двукратном искажении сигнала Y. Еще один недостаток рассмотренной системы передачи данных связан с тем, что существуют некоторые неблагоприятные кодовые ситуации, с которыми скремблер «не справляется».

2.3. Скремблер-дескремблер с изолированными генераторами псевдослучайных битовых последовательностей

В схеме, приведенной на рис. 9, генераторы псевдослучайных битовых последовательностей включены так, что они изолированы от каких-либо нежелательных внешних воздействий. Генераторы, как и в предыдущей схеме, работают синхронно, поэтому скремблирующий Z1 и дескремблирующий Z2 сигналы одинаковы. Ошибка в линии не размножается дескремблером, так как она не попадает в сдвиговый регистр RG2. Недостаток этой схемы — отсутствие самосинхронизации генератора псевдослучайной битовой последовательности дескремблера (напомним, что в предыдущей схеме такая синхронизация имеется).

Рис. 9. Система передачи данных, в которой скремблер и дескремблер содержат изолированные генераторы псевдослучайных битовых последовательностей

2.4. Скремблер-дескремблер с неизолированными генераторами — улучшенный вариант

Рассмотрим улучшенный вариант скремблера-дескремблера, построенного на основе двух одинаковых генераторов псевдослучайных последовательностей битов, рис. 10. Улучшение состоит в устранении упоминавшихся в п. 2.2 неблагоприятных кодовых ситуаций. В отличие от схемы, приведенной на рис. 8, применены средства коррекции состояний генераторов для устранения нежелательных последовательностей битов.

Рис. 10. Система передачи данных, в которой скремблер и дескремблер содержат неизолированные генераторы псевдослучайных битовых последовательностей (улучшенный вариант)

Скремблер содержит сдвиговый регистр RG1 с логическими элементами Исключающее ИЛИ (XOR1 и XOR2) в цепи обратной связи, а также два двоичных счетчика.

Счетчик лог. 0 устанавливается в нуль всякий раз, когда скремблированный сигнал данных SCRD = 1. Если SCRD = 0, то содержимое счетчика увеличивается на единицу по фронту сигнала CLK1. При накоплении заданного числа единиц (например пяти) счетчик автоматически устанавливается в нулевое состояние и формирует импульс SET установки в единицу некоторого разряда (или группы разрядов) сдвигового регистра. Таким образом, счетчик лог. 0 служит детектором цепочек лог. 0 заданной длины. При обнаружении такой цепочки корректируется код в сдвиговом регистре.

Счетчик лог. 1 построен симметрично. Он устанавливается в нуль всякий раз, когда скремблированный сигнал данных SCRD = 0. Если SCRD = 1, то содержимое счетчика увеличивается на единицу по фронту сигнала CLK1. При накоплении заданного числа единиц (например пяти) счетчик автоматически устанавливается в нулевое состояние и формирует импульс RESET установки в нуль некоторого разряда (или группы разрядов) сдвигового регистра. Счетчик лог. 1 служит детектором цепочек лог. 1 заданной длины.

Дескремблер построен аналогично. Он дополнительно содержит схему выделения синхросигнала CLK2 из скремблированного сигнала SCRD. Эта схема может быть выполнена на основе петли фазовой авто подстройки частоты PLL (Phase Locked Loop).

Система передачи данных функционирует следующим образом. Источник данных формирует синхронный битовый поток SD и соответствующий синхросигнал CLK1. Этот поток проходит через логический элемент XOR2. На второй вход этого элемента поступает последовательность скремблирующих битов SC1. Суммарный (скремблированный) поток SCRD передается по линии и поступает в дескремблер.

После заполнения регистра RG2 информация в нем в точности совпадает с той, которая присутствует в регистре RG1. В дальнейшем все изменения информации в этих регистрах происходят синхронно, так как на их входы подается один и тот же сигнал SCRD (разумеется, с учетом задержки передачи по линии связи). Благодаря этому, SC2 = SC1. Логический элемент XOR4 формирует сигнал принимаемых данных RD, который повторяет исходный сигнал SD. Это следует из того, что

1	2	3	4	5