Шина Intel ISA

основной платы на весь цикл. (7) Разрешается платой расширения, которая является задатчиком шины.

6.0 ПАРАМЕТРЫ УСТРОЙСТВА, НЕ ЯВЛЯЮЩЕГОСЯ ЗАДАТЧИКОМ ШИНЫ

Шина ISA фирмы INTEL имеет несколько особенных параметров, которые не зависят от владения шиной.

6.1 АДРЕСНОЕ ПРОСТРАНСТВО ПАМЯТИ

Максимальное адресное пространство памяти, поддерживаемое шиной ISA, - 16 Мбайт (24 адресные шины), однако не все места для плат расширения, могут поддерживать все адресное простран ство. Когда задатчик обращается к памяти основной платы или платы расширения, он должен разрешить MRDC* или MWTC*; техниче ские средства основной платы, в свою очередь, разрешают линии MEMR* или MEMW* при доступе к первым 1 Мбайтам. К месту [8] подключаются только линии MEMR*, MEMW*, D<07...00> и A<19...00>; таким образом, ресурсы места [8] могут иметь длину данных только 8 бит и постоянно находиться в первых 1 Мбайтах адресного пространства запоминающего устройства (ЗУ). Места для для плат расширения [8/16] принимают все линии команд, адресов и данных; следовательно, эти ресурсы могут соответствовать ре сурсам данных 8 или 16 битов в любом месте адресного простран ства памяти. Доступ будет выполняться как 16-битовый цикл, если разрешена MCS16*. ПРИМЕЧАНИЕ

Способность памяти основной платы или платы расширения работать как ресурс 16-битовой памяти требует разрешения MCS16*. Формирование MCS16* основано на декодировании LA <23...17>; таким образом, длина данных каждого блока из 128 кбайтов в адресных границах 128 кбайт должна быть всегда 8 или 16 битов. Различные части каждого блока 128 кбайтов не могут быть разной длины данных, поскольку это потребовало бы декодирования других адресных линий для генерации MCS16*.

ВНИМАНИЕ!

Динамическое ОЗУ вместе с другими ресурсами шины требует цикла регенерации. Если операция регенерации не выполняется каж дые 15 мксек, то может произойти потеря данных.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ.

Ресурс памяти на основной плате представляет собой про странство двух типов: динамического ОЗУ (DRAM) и стираемого постоянного ЗУ (EPROM). DRAM имеет длинну 16 или 32 информаци онных бит в зависимости от разрядности данных главного CPU (центрального процессора); но всегда по отношению к плате расширения выступает как ресурс данных 16 бит. EPROM содержит BIOS и всегда 16-битовое.

Информацию о распределении памяти смотри в " Техническом справочнике INTEL ISA на базе основной платы". Рекомендуется тщательно изучить принципы операций ЗУ, прежде чем приступить к проектированию платы расширения.

6.2 АДРЕСНОЕ ПРОСТРАНСТВО УСТРОЙСТВ ВВОДА/ВЫВОДА.

Максимальное адресное пространство ввода/вывода, поддерживаемое шиной ISA, составляет 64 кбайта (16 адресных линий). Все места поддерживают 16 адресных линий. Первые 256 байтов резервируются для ресурсов основной платы: регистров контроллера прерываний и контроллеров прямого доступа к памяти, таймера/счетчика, часов реального времени и других элементов для совместимости с AT. Остальное адресное пространство ввода/выво да выбирает ресурсы на шине ISA. См. информацию о распределении адресного пространства устройства ввода/вывода в "Техническом справочнике INTEL ISA на основной плате".

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ.

Даже несмотря на то, что существует 16 адресных линий, тра диционно платами расширения декодировались только первые 10 ад ресных шин для доступа к внешнему устроруйству. Это приводит к тому. что 1-килобайтовый блок по отношению к 1-килобайтовой адресной границе становится повтором первого 1-килобайтового блока. Следовательно, первые 256 байтов, которые занимают совместимые с XT/AT ресурсы основной платы, повторяются в на чале каждой 1-килобайтовой адресной границы. Ресурсы платы рас ширения не должны пользоваться этой частью 1-килобайтовых бло ков.

Если все платы расширения, подключенные к основной плате, и сама основная плата декодирует все 16 адресные линии, то первый 1-килобайтовый блок не будет повторяться по всему адресному пространству. Совместимые с XT/AT ресурсы в этом случае хра няться только в первых 256 байтах первого 1 килобайта.

6.3 СТРУКТУРА ПРЕРЫВАНИЯ.

Линии прерывания мест непосредственно связаны с кнтроллером прерывания INTEL 8259A. Контроллер прерывания будет реагировать на прерывания при переходе с низкого уровня на высокий. На шине ISA отсутствуют линии подтверждения прерывания. Ресурс должен использовать доступ владельца шины к памяти или внешним устройствам для подтверждения прерывания.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Линии управления прерываниями подключаются ко всем местам и запускаются триггером. Платы расширения должны разрешить выборку линии прерывания во время установки, чтобы избежать конфликта с уже установленными платами или ресурсами основной платы.

6.4 ОБМЕН (СВОПИНГ) ДАННЫМИ

Главный центральный процессор и плата расширения может выполнять циклы обращения 8 или 16 битов. Все обращения начина ются как 16-битовые циклы и могут выполняться как 8- или 16-би товые. Цикл будет выполняться как 8-битовый, если MCS16* или IOCS16* не разрешаются выбранным ресурсом.

Технические средства устройства обмена байтов постоянно на ходятся на основной плате. Они используются для регулирования при несовпадении размера данных между ресурсами. Несовпадение может возникнуть во время цикла обращения, как показано на рис.6.4.1 и в таблице 6.4.1. Кроме того, оно может возникнуть во время циклов передачи ПДП ( см. рис. 6.4.2 и таблицу 6.4.2).

Таблица 6.4.1 приводит байты, которыми обменивались во время цикла обращения. Технические средства для обмена байтов позволя ют владельцу шины длиной 16 бтов выбирать ресурсы длины 8 битов. Операция обмена между старшими и младшими байтами приведена в таблице 6.4.1. H>L обозначает линии старших байтов, идущих на линии младших байтов от технических средств; H<L означает противоположное. HH означает, что старший байт посылается между владельцем шины и выбранным ресурсом без обмена.

Примечание к табл. 6.4.1.: Задатчик шины имеет размер дан ных 16 бит, но может осуществлять 8-разрядный доступ.

7.0 ОПИСАНИЕ СИГНАЛОВ

Эта глава перечисляет и описывает семь групп сигналов, которые имеет шина ISA INTEL. Подробно описывается функция каждого сигнала.

Каждая сигнальная группа имеет знак [8] или [8/16], который обозначает, что этот особый сигнал имеется только в месте 8 битов или 8/16 битов соответственно.

7.1 СИГНАЛЬНЫЕ ГРУППЫ

Шина ISA INTEL имеет семь групп сигналов: адрес, данные, управление циклом, центральное управление, прерывание, прямой доступ к памяти (DMA) и питания. Обозначение направления входа и выхода для каждого сигнала определяется относительно задатчика шины.

7.1.1 ГРУППА СИГНАЛОВ АДРЕСА

Группа сигналов адреса состоит из сигналов, управляемых задатчиком шины, для определения адреса данных.

А <19...0> [8] [8/16]

Сигналы адреса защелкиваются выходами, управляемыми задатчиком шины. При доступе к адресному пространству памяти они представляют самые младшие 20 адресных бита и определяют адресное пространство 1 Мбайт. Когда выбирается адресное пространство внешнего устройства, А <15...0> содержит достоверный адрес и A <19...16> не определяются.

Во время циклов регенерации A <07...00> содержит достоверный адрес, A <19...08> не определяются и должны устанавливаться в третье состояние всеми ресурсами, которые могут ими управлять.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТЫ РАСШИРЕНИЯ

Плата расширения должна быть задатчиком шины для разрешения линии MEMREF*. Когда она разрешена, линии адресов управляются от контроллера регенерации; они должны быть на плате расширения в третьем состоянии.

LA <23...17> [8/16]

Незащелкнутые адресные сигналы возбуждаются задатчиком шины. Когда главный центральный процессор становится задатчиком шины, линии LA - достоверные при наличии BUSALE, но недостоверные для всего цикла. Когда контроллер прямого доступа к памяти (DMA) является задатчиком шины, линии LA должны быть достоверными до MRDC* или MWTC* и остаются достоверными весь цикл. При доступе к адресному пространству памяти они представляют семь самых старших адресных битов. При доступе к адресному пространству внешних устройств (IO) или во время циклов регенерации эти линии переходят в логический 0.

Во время циклов регенерации линии незащелкнутых адресов не определяются и должны устанавливаться в третье состояние всеми ресурсами, которые могут ими управлять.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТЫ РАСШИРЕНИЯ

Когда плата расширения является задатчиком шины, эти линии должны быть достоверными перед MRDC* или MWTC* и оставаться достоверными весь цикл.

Плата расширения должна быть задатчиком шины для разрешения линии MEMREF*. Когда плата расширения разрешает линию MEMREF*, адлесные линии возбуждаются контроллером регенерации; они должны устанавливаться платой расширения в третье состояние.

SBHE* [8/16]

" Разрешение старшего байта системной шины" разрешается

1	2	3	4	5	6	7	8