Шина Intel ISA

главным CPU для того, чтобы показать, что данные передаются на линиях D <15...8> SBHE* и АО используются для определения байтов, которые должны передаваться по шине, как показано на рис.6.4 и в таблице 6.4.

SBHE* не запускается, когда контроллер регенерации является задатчиком шины, так как не происходит обмена данными; реальные данные не считываются.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТЫ РАСШИРЕНИЯ

Когда плата расширения является задатчиком шины, SBHE* применяется таким же образом, что и при использовани главным центральным процессором. Сигнал SBHE* устанавливается в третье состояние, когда разрешается линия MEMREF* платой расширения, являющейся задатчиком шины.

BUSALE [8] [8/16]

"Разрешение запоминания адреса шины" является стробом адре са, возбуждаемым главным центральным процессором, чтобы пока зать, когда LA <23...17> достоверны и могут защелкиваться. Он также показывает, когда SBНE* и A <19...0> - достоверны.

Когда контроллер DMA - задатчик шины, BUSALE устанавливается в логическую 1 основной платой, так как LA <23...17> и A <19...0> достоверны до того, как будут разрешены командные линии. Когда задатчик шины - контроллер регенерации, основная плата устанавливает линию BUSALE в логическую 1, так как SA <19...0> - достоверны до того, как будут разрешены линии MRDC* и MEMR*.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Когда плата расширения является задатчиком шины, BUSALE устанавливается в логическую 1 основной платой на все время, что она будет задатчиком шины. Таким образом, LA <23...17> и A <19...0> должны быть достоверными до того, как плата расши рения разрешит командные линии.

Когда задатчик шины - главный центральный процессор и он обращается к плате расширения, LA <23...19> достоверны только короткое время; BUSALE применяется платой расширения для защел кивания адреса. Когда какой-нибудь ресурс, исключая главный центральный процессор, является задатчиком шины, линия BUSALE остается разрешенной. Предлагаемая конструкция схемы входного адреса для платы расширения для приспосабливания к обеим ситуациям, показана на рис.7.1.1.

AEN [8] [8/16]

"Разрешение адреса" разрешается, когда контроллер DMA является задатчиком шины, показывая, что идет передача DMA. Разрешение линии AEN указывает ресурсам внешних устройств не обращать внимания на адресные линии, которые содержат адрес памяти во время передач DMA.

Эта линия запрещается контроллером DMA, когда главный CPU или контроллер регенерации являются задатчиками шины.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Если плата расширения разрешает линию SECMAST*, то AEN запрещается контроллером DMA, чтобы позволить доступ к адресному пространству устройств ввода/вывода.

D <07...00> [8] [8/16]

D <15...08> [8/16]

D15 - самый старший бит, а D0 - самый младший бит. Все 8-битовые ресурсы могут подключаться только к линиям самых младших 8-битовых данных, D <07...00>. Для обеспечения связи между задатчиками 16-битовой шины и 8-битовыми ресурсами обмен данных обеспечивается схемой устройства для обмена байтами на основной плате.

Рис.6.4 и таблица 6.4 показывает функцию обмена байтами.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Когда линия MEMREF* разрешается платой расширения, линии данных должны устанавливаться в третье состояние платой расширения, потому что во время цикла регенерации реальные дан ные не передаются.

7.1.2 ГРУППА СИГНАЛОВ УПРАВЛЕНИЯ ЦИКЛОМ

Эта группа сигналов управляет длительностью и типом циклов. Она состоит из шести сигналов команд, двух сигналов готовности и трех сигналов, определяющих длительность и тип цикла.

Сигналы команды определяют адресное пространство ( память или внешнее устройство) и направление передачи данных ( чтение или запись ). Сигналы готовности видоизменяют ширину импульсов, то удлиняя, то укорачивая синхронизацию цикла по умолчанию.

MRDC* [8/16]

MEMR* [8] [8/16]

Команда чтения памяти (MRDC*) разрешается задатчиком шины для запроса ресурса памяти, запускающего информационную шину с содержанием ячейки памяти, определяемой LA <23...17>, A<19...00>. Команда чтения памяти системы (MEMR*) идентична по функции MRDC* кроме того, что она устанавливается только тогда, когда адрес памяти находится в первых 1 Мбайтах. Сигнал MEMR* вырабатывается основной платой и происходит от сигнала MRDC*; таким образом, он представляет собой задерженный сигнал MRDC* на 10 или меньше нсек.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Когда плата расширения - задатчик шины, она может только начинать цикл шины, разрешая MRDC*; MEMR* разрешается основной платой, если происходит доступ к первым 1 Мбайтам адресного пространства памяти.

Когда плата расширения разрешает линию MEMREF* , она должна устанавливать три состояния на линии MRDC*, так как эту линию должен будет разрешить контроллер регенерации.

MWTC* [8/16]

MTMW* [8] [8/16]

Команда записи в память (MWTC*) разрешается, когда задатчик шины возбуждает шину передачи данных с ячейкой адреса памяти для данных, определяемой LA <23...17> и A <19...0>. "Запись в память системы" (MEMW*) идентична по функции MWTC*, кроме того, что она устанавливается только, когда адрес памяти находится в первых 1 Мбайтах. Сигнал MEMW* вырыбатывается основной платой и идет от сигнала MWTC*; следовательно, при этом сигнал MWTC* задерживается на 10 или менее нсек.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Когда плата расширения является задатчиком шины, она может только начинать цикл шины, разрешая MWTC*; MEMW* разрешается основной платой, если производится доступ к первым 1 Мбайтам адресного пространства памяти.

Когда плата расширения разрешает линию MEMREF*, она должна установить три состояния на линии MWTC*.

IORC* [8] [8/16]

Команда считывания с внешнего устройства (IORC) разрешается задатчиком шины для запроса выбираемого ресурса внешнего устройства, запускающего шину передачи данных с содержанием, определяемым адресом А<15...00>.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Когда плата расширения разрешает линию MEMREF*, она должна установить линию IORC* в третье состояние.

IOWC* [8] [8/16]

Команда записи во внешнее устройство (IOWC*) разрешается, когда задатчик шины запускает шину передачи данных для внешнего устройства с адресом, определяемым A <15...0>.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Когла плата расширения разрешает линию MEMREF*, она должна установить линию IOWC* в третье состояние.

MCS16* [8/16]

"Выборка 16 бит из памяти" разрешается выбираемым ресурсом памяти, чтобы показать задатчику шины, что можно выполнять цикл обращения 16 битов. Если эта линия не разрешена, то может выполняться цикл обращения 8 битов. Выбранный ресурс генерирует MCS16* на основе декодирования LA <23...17>. ПРИМЕЧАНИЕ

Контроллер DMA и контроллер регенерации будут игнорировать MCS16* во время передачи DMA и циклов регенерации, соответ ственно.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Когда плата расширения находится в режиме обращения к памя ти, она должна разрешить линию MCS16* при емкости памяти на плате 16 битов.

Когда плата расширения находится в режиме задатчика шины, A <15...0> может содержать величину, которая может случайно совпасть с величиной, при декодировании которой разрешается IOCS16*; она должна игнорировать этот сигнал во время операций ЗУ.

IOCS16* [8/16]

"Цикл выборки 16 битов из внешнего устройства" разрешается выбираемым ресурсом внешнего устройства 16 битов для указания задатчику шины, что может выполняться цикл обращения 16 битов. Если эта линия не разрешена, то может выполняться только цикл обращения 8 битов. Выбранный ресурс генерирует IOCS16* на основе декодирования A <15...0>. ПРИМЕЧАНИЕ

Контроллеры DMA и регенерации будут игнорировать IOCS16* во время передачи DMA и циклов регенерации, соответственно.

ОСНОВЫ ПРОЕКТИРОВАНИЯ ПЛАТ РАСШИРЕНИЯ

Когда плата расширения находится в режиме обращения к памяти или внешнему устройству, она должна разрешить эту линию, если память на плате имеет емкость данных 16 битов. Когда плата расширения находится в режиме задатчика шины, LA <23...17> может иметь величину, которую можно случайно декодировать в величину, которая разрешает MCS16*; она должна игнорировать этот сигнал во время операций внешнего устройства.

IOCHRDY [8] [8/16]

"Готовность канала ввода/вывода" - асинхронный сигнал, вырабатываемый выбираемым ресурсом. Он запрещается, чтобы заставить задатчика шины удлинить цикл шины, вводя целое число состояний ожидания. Когда задатчик шины - главный CPU или плата расширения, каждое состояние ожидания представляет собой половину периода шины ISA INTEL SYSCLK, или 62,5 нс для скорости синхронизации 8 МГц. Когда задатчиком шины является

1	2	3	4	5	6	7	8