ПЛИС Xilinx семейства Virtex

Для последовательного конфигурирования микросхем FPGA необходимо использовать последовательность, изображенную в виде алгоритма на Рис. 14.

Временная диаграмма для ведущего последовательного режима показа­на на Рис. 15. Данный режим выбирается заданием кода <000> или <100> на входах М2, Ml, М0. Необходимую временную информацию для этого режима содержит Табл. 10.

Время нарастания напряжения питания от уровня 1 В до мини­мально допустимого значения не должно превышать 50 мс, в против­ном случае необходимо удерживать сигнал в состоянии низко­го логического уровня до момента достижения допустимого уровня .

6.1.3. Режим SelectMAP

SelectMAP — самый быстрый режим конфигурирования. В этом режи­ме данные записываются в FPGA побайтно с использованием флага BUSY, управляющего потоком данных.

Внешний источник создаёт байтовый поток данных и сигналы CCLK, выбор кристалла (Chip Select — ), запись (). Если установлен высокий логический уровень сигнала BUSY, данные должны удерживать­ся до тех пор, пока BUSY не будет переведен в состояние низкого уровня.

Используя этот режим можно считать данные. Если сигнал не установлен (т.е. находится в состоянии высокого логического уровня), кон­фигурационные данные читаются обратно из FPGA, как часть операции обратного считывания.

После окончания конфигурирования контакты порта SelectMAP могут использоваться как дополнительные пользовательские входы-выходы.

Можно использовать этот порт для быстрого 8-битового обратного считы­вания конфигурационных данных.

Сохранение такой возможности после конфигурирования реализует­ся на этапе создания битового потока. Для сохранения такой возможно­сти необходимо использовать ограничения типа PROHIBIT, предохра­няющие контакты порта SelectMAP от использования в качестве поль­зовательских.

Несколько FPGA Virtex могут конфигурироваться в режиме SelectMAP, и далее одновременно запускаться для штатного функционирования. Для кон­фигурирования нескольких устройств таким способом, необходимо соеди­нить параллельно индивидуальные сигналы отдельных микросхем CCLK, Data, и BUSY. Конкретные микросхемы конфигурируются по очере­ди за счет поочередной подачи активного сигнала на контакт выборки () этой FPGA и записи соответствующих ей данных. В Табл. 11 представлены временные параметры сигналов режима SelectMAP.

Запись

Процедура записи посылает пакеты конфигурационных данных в FPGA. Необходимо отметить, что конфигурационный пакет можно расще­пить на несколько таких последовательностей. Пакет не должен быть за­кончен за время одной активизации сигнала , изображенной на Рис. 16.

Последовательность операций:

1. Установить сигналы и в состояние низкого логическо­го уровня. Отметим, что если сигнал активизируется во время уже функционирующего сигнала CCLK, сигнал должен оставаться неизменным. В противном случае, как описано далее, будет инициирова­но преждевременное прекращение процедуры.

Таблица 11. Параметры сигналов режима SelectMAP.

2. Данные подать на вход D[7:0]. Отметим, что для избежания кон­фликта между данными от различных источников, информация не должна выдаваться во время, когда сигнал имеет значение ‘0’, a — значение ‘1’. Также нельзя активизировать больше одного CS, в то вре­мя когда сигнал WRITE имеет значение ‘1’.

1	2	3	4	5	6	7	8	9	10	11	12	13	14	15